авторефераты диссертаций БЕСПЛАТНАЯ  БИБЛИОТЕКА

АВТОРЕФЕРАТЫ КАНДИДАТСКИХ, ДОКТОРСКИХ ДИССЕРТАЦИЙ

<< ГЛАВНАЯ
АГРОИНЖЕНЕРИЯ
АСТРОНОМИЯ
БЕЗОПАСНОСТЬ
БИОЛОГИЯ
ЗЕМЛЯ
ИНФОРМАТИКА
ИСКУССТВОВЕДЕНИЕ
ИСТОРИЯ
КУЛЬТУРОЛОГИЯ
МАШИНОСТРОЕНИЕ
МЕДИЦИНА
МЕТАЛЛУРГИЯ
МЕХАНИКА
ПЕДАГОГИКА
ПОЛИТИКА
ПРИБОРОСТРОЕНИЕ
ПРОДОВОЛЬСТВИЕ
ПСИХОЛОГИЯ
РАДИОТЕХНИКА
СЕЛЬСКОЕ ХОЗЯЙСТВО
СОЦИОЛОГИЯ
СТРОИТЕЛЬСТВО
ТЕХНИЧЕСКИЕ НАУКИ
ТРАНСПОРТ
ФАРМАЦЕВТИКА
ФИЗИКА
ФИЗИОЛОГИЯ
ФИЛОЛОГИЯ
ФИЛОСОФИЯ
ХИМИЯ
ЭКОНОМИКА
ЭЛЕКТРОТЕХНИКА
ЭНЕРГЕТИКА
ЮРИСПРУДЕНЦИЯ
ЯЗЫКОЗНАНИЕ
РАЗНОЕ
КОНТАКТЫ


Pages:   || 2 |
-- [ Страница 1 ] --

Всероссийский конкурс научно-исследовательских работ студентов вузов

в области нанотехнологий и наноматериалов

Раздел конкурса

Наноинженерия

(название научного раздела конкурса по приказу Федерального агентства по образованию)

МГТУ имени Н.Э. Баумана

ВУЗ (название вуза)

Информатика и системы управления (ИУ) Факультет (название факультета) Проектирование и технология производства элек Кафедра тронной аппаратуры (ИУ4) (название кафедры) ПРОЕКТИРОВАНИЕ ЯЧЕЙКИ ПАМЯТИ СОЗУ ПО ТЕХНОЛОГИИ 0,35МКМ КМОП Выполнил:

Студент ( Гладких А.А. ) Научный руководитель ( Макарчук В.В. ) 2009 г.

Аннотация В работе рассмотрены основные принципы проектирования ячейки памяти СОЗУ. Про веден анализ технологических процессов, оказывающих наибольшее влияние на работу СОЗУ. Проведен расчет топологических размеров транзисторов ячейки СОЗУ, выполнено проектирование по рассчитанным размерам топологии ячейки памяти СОЗУ. Проведен анализ уменьшения размеров ячейки памяти с 0,35мкм до 0,25мкм, а также приведены ме тоды решения задачи повышения точности получаемого рисунка резиста. Разработаны скрипты для САПР Mentor Graphics Calibre™ позволяющие реализовать описанные мето ды коррекции автоматизированным путем.

Abstract In this paper the basic principles of SRAM cell has been discussed. Analysis of technologic processes that have greatest impact on SRAM performance has been done. Calculation of the transistor layout size of SRAM cell has been performed, and topologically designing of SRAM cell has been performed. Analysis of reducing the size of memory cells with 0.35 microns to 0. microns, but also includes methods for solving the problem of improving the accuracy of the output pattern resists. Scripts for CAD Mentor Graphics Calibre™ to implement the methods described by the automatic correction were developed.

СОДЕРЖАНИЕ СПИСОК УСЛОВНЫХ ОБОЗНАЧЕНИЙ И СОКРАЩЕНИЙ ВВЕДЕНИЕ 1. АРХИТЕКТУРА И ОСОБЕННОСТИ ПРОЕКТИРОВАНИЯ ЯЧЕЕК ПАМЯТИ СБИС СОЗУ 1.1. Анализ особенностей проектирования и работы СОЗУ. 1.2. Анализ проектирования и работы ячейки памяти СОЗУ. 1.3. Выводы. 2. ТЕХНОЛОГИЯ ИЗГОТОВЛЕНИЯ СУБМИКРОННЫХ КМОП СБИС 2.1. Анализ технологических процессов производства КМОП СБИС и эффектов, связанных с уменьшением базовых логических элементов до субмикронных размеров. 2.2. Исследование особенностей процессов субмикронной литографии. 2.3. Анализ методов повышения разрешающей способности. 2.4. Методы коррекции топологии КМОП СБИС при использовании технологии ее обработки по правилам (RBOPC, Rule-Based OPC). 2.5. Обзор основных команд языка стандартного формата правил обработки (SVRF, Standard Verification Rule Format), применяемого для выполнения за дач коррекции топологии. 2.6. Выводы. 3. ПРОЕКТИРОВАНИЕ ЯЧЕЙКИ ПАМЯТИ СОЗУ 3.1. Расчет геометрических параметров транзисторов ячейки памяти. 3.2. Проектирование топологии ячейки памяти. 3.3. Коррекция топологии ячейки памяти. 3.4. Выводы ЗАКЛЮЧЕНИЕ СПИСОК ИСТОЧНИКОВ СПИСОК УСЛОВНЫХ ОБОЗНАЧЕНИЙ И СОКРАЩЕНИЙ СБИС – СверхБольшая Интегральная Схема;

МП – Микропроцессор;

КМОП – Комплементарная структура Металл-Оксид-Полупроводник;

СОЗУ – Статическое Оперативное Запоминающее Устройство;

ФШ – Фотошаблон;

ИМС – Интегральная МикроСхема;

САПР – Система Автоматизированного ПРоектирования;

ФР – Фоторезист;

ПОС – Положительная Обратная Связь;

АЛУ – Арифметико-Логическое Устройство;

СнК – Система на Кристалле;

СФ – Сложно-Функциональный SOI – Silicon on Insulator – кремний на изоляторе;

LOCOS – Local Oxidation of Silicon – локальное окисление кремния;

STI – Shallow Trench Isolation – мелкощелевая изоляция;

DRС – Design Rules Check – проверка правил проектирования;

LVS – Layout versus Schematic – проверка соответствия схемы и топологии ИМС;

OPC – Optical Proximity Correction – коррекция оптического эффекта близости;

RET – Resolution Enhancement Techniques – технологии повышения разрешения;

SoC – System on Chip – система на кристалле;

IP – Intellectual Property – сложно-функциональный блок;

GDSII – Graphic Data Stream II – поток графических данных (формат хранения инфор мации о топологии ИМС);

OASIS – Open Artwork System Interchange Standard – стандарт обмена топологическими данными между открытыми системами проектирования (формат хранения информации о топологии ИМС);

ВВЕДЕНИЕ Актуальность. С развитием цифровых средств миниатюризации электронной аппара туры, применение СБИС становится особенно актуально. Разработка методов получения топологии с более высокой плотностью в схемах статической ОЗУ позволит получить бо лее высокую плотность ЗУ. Кроме этого важной особенностью метода используемого в данной работе является отсутствие необходимости в новом литографическом оборудова нии, что является важным экономическим фактором. При этом для проектных норм, кото рые приблизительно равны длине волны установки литографии, данный метод повысит качество получаемой маски резиста, что положительно скажется на выход годных кри сталлов, а также на надежности получаемых ИМС.

Из сказанного выше следует, что проведение работы по проектированию ячейки памя ти с применением методов повышения разрешающей способности является в настоящее время важнейшей для российской промышленности задачей. Без технологий позволяю щих повысить разрешения процессов литографии без изменения длины волны любое со вершенствование оборудования столкнется с ситуацией, в которой уменьшение размеров будет невозможно. Единственными решениями позволяющими проводить дальнейшее уменьшение проектных норм является использование технологии повышения разрешаю щей способности, один из методов данной технологии и будет рассмотрен в данной рабо те.

Цель работы: Проектирование топологии ячейки памяти КМОП СБИС СОЗУ и иссле дование метода повышения разрешающей способности для улучшения качества резистив ной маски.

Научная новизна работы: Разработанная ячейка памяти СБИС СОЗУ с применением метода коррекции оптического эффекта близости позволит получить инструмент для по вышения разрешения критических слоев других интегральных структур, таких как блоков логических элементов. А совершенствование скриптов метода позволит проводить обра ботку всей ИМС не зависимо от ее функционального назначения.

Практическая ценность работы: Разработанный метод обработки топологии ячейки памяти для технологии КМОП СБИС, при котором используется модельно ориентированный САПР, ранее не применялся на российских предприятиях, производя щих интегральные микросхемы. Таким образом, полученные в ходе проведенных иссле дований результаты дадут возможность первого применения на российском предприятии, производящем интегральные микросхемы автоматизированной корректировки топологии с субмикронными размерами в соответствие с возможностями литографического обору дования перед заказом шаблонов. Кроме того, с использованием данного метода имеется возможность перехода на новые проектные нормы (менее 350нм). Такие методы позволят получить элементы памяти с размерами менее длины волны экспонирующего излучения (365нм, i-line литография) на фабрики НИИСИ РАН без перехода на новое дорогостоящее литографическое оборудование. При расширении правил возможна обработка не только отдельных структур (ячейки памяти), но и всей топологии интегральной микросхемы.

Производство ИМС – это фундамент всей индустрии информационных и компьютер ных технологий, без этого немыслима ни одна сфера экономики, начиная от оборонного комплекса страны и заканчивая бытовой электроникой. Во всех этих областях использу ются вычислительные системы разной мощности. При этом ни одна из таких систем не может быть представлена без своего основного элемента – центрального процессора.

На современном уровне развития микроэлектронной промышленности ЦП в большин стве случаев выполняются в виде отдельной микросхемы, когда все функциональные бло ки ЦП располагаются совместно на одном кремниевом кристалле. Среди различных важ ных блоков вычислительного устройства обязательно присутствует быстродействующая память, которая называется кэш-памятью.

Самой быстрой памятью является кэш первого уровня — L1-cache. По сути, она явля ется неотъемлемой частью процессора, поскольку расположена на одном с ним кристалле и входит в состав функциональных блоков. Состоит из кэша команд и кэша данных. Кэш первого уровня L1 работает на частоте процессора, и, в общем случае, обращение к нему может производиться каждый такт (зачастую является возможным выполнять даже не сколько чтений/записей одновременно).

Вторым по быстродействию является L2-cache – кэш второго уровня. Обычно он рас положен либо на кристалле, как и L1. Объём L2 кэша от 128 Кбайт до 112 Мбайт. В со временных многоядерных процессорах кэш второго уровня, находясь на том же кристал ле, является памятью раздельного пользования – при общем объёме кэша в 8 Мбайт на каждое ядро приходится по 2 Мбайта. Обычно латентность L2 кэша, расположенного на кристалле ядра, составляет от 8 до 20 тактов ядра.

Кэш третьего уровня наименее быстродействующий и обычно расположен отдельно от ядра ЦП, но он может быть очень внушительного размера – более 32 Мбайт. L3 кэш мед леннее предыдущих кэшей, но все равно значительно быстрее, чем оперативная память. В многопроцессорных системах находится в общем пользовании[6].

1. АРХИТЕКТУРА И ОСОБЕННОСТИ ПРОЕКТИРОВАНИЯ ЯЧЕЕК ПАМЯТИ СБИС СОЗУ 1.1. Анализ особенностей проектирования и работы СОЗУ.

Известно, что в настоящее время существенная часть площади кристалла СБИС цифро вых устройств используется для хранения данных и команд программ. При этом более по ловины транзисторов в современных высокоскоростных микропроцессорах образуют кэш память (cache-memory) – промежуточную память с быстрым доступом, используемую для временного хранения информации, которая обычно хранится в менее быстродействующей памяти, но с большой вероятностью может быть оттуда запрошена.

По сути дела кэш-память является статическим оперативным запоминающим устрой ством (СОЗУ), вариант структурной схемы которого показан на рис.1.1.1. Как видно из рис. 1.1.1 статическая память, как и любой другой вид памяти, реализуется в виде матри цы ячеек [9].

Рис. 1.1.1. Структурная электрическая схема СОЗУ При подаче высокого уровня сигнала на соответствующие адресные входы на выход схемы поступит информация из той ячейки памяти, которая находится на пересечении выбранной строки и столбца.

Для уменьшения количества линий в шине адреса, идущей от внешнего устройства (например, от АЛУ микропроцессора), используются дешифраторы, которые по двоично му коду адреса на входе выдают высокий уровень на выходной линии с номером соответ ствующему подаваемому двоичному коду. Это позволит уменьшить количество линий во внешних адресных шинах, число которых будет соответственно равняться: nвш log 2 nвн, где nвш – число линий во внешней шине, а nвн – число линий в шине внутри матрицы ячеек.

То есть их будет существенно меньше.

Так как для доступа к ячейке памяти требуется две разрядные линии (необходимость которых будет обсуждена далее) с помощью которых производится запись и считывание информации, следовательно, необходим и синхронный доступ к ним. С этой целью ис пользуется буфер разрядных линий, схема которого показана на рис. 1.1.2. Как видно из рисунка при подаче высокого уровня на один из входов общей разрядной шины через со ответствующие n-канальные МОП-транзисторы будут подключены разрядные линии определенной ячейки.

Рис.1.1.2. Принципиальная электрическая схема буфера разрядных линий Если кристалл СОЗУ расположен в отдельном корпусе, то доступ к памяти осуществ ляется через выводы корпуса, которые имеют паразитную емкость, наличие которой ис кажает форму входных сигналов. Помимо этого для корпусированного СОЗУ требуется защита от статического электричества. Если же СОЗУ является частью кристалла микро схемы, то для того, чтобы получить к нему доступ от другого сложно-функционального блока необходимо провести длинные шины, которые также как и выводы корпуса имеют паразитную емкость. Для того чтобы развязать внутренние адресные шины с внешними шинами необходимы буферы – два подряд идущих инвертора построенных на мощных МОП-транзисторах. Для защиты от статического электричества в них дополнительно устанавливают защитные диоды.

Буферы с третьим Z-состоянием на входе и выходе линий данных необходимы для их отключения в требуемый момент времени от общей системной шины. Так при записи ин формации в ячейку памяти выходной буфер переходит в высокоимпедансное состояние, а при чтении – наоборот.

Как уже говорилось, в микропроцессорных системах СОЗУ обычно выполняет функ ции кэш-памяти, поэтому с целью обеспечения ее высокого быстродействия оно должно находиться на минимальном расстоянии от процессорного ядра, то есть на самом процес сорном кристалле. Для того чтобы уменьшить время считывания информации из ячейки памяти СОЗУ к разрядным линиям подключается усилитель считывания (рис. 1.1.3), принцип работы которого заключается в следующем. Перед выполнением операции чте ния разрядные линии предварительно заряжаются до уровня напряжения питания VDD.

Для этого низкий уровень сигнала подается на вход PC блока установления и выравнива ния напряжения в разрядных линиях, приведенной на рис.1.1.3. Помимо этого происходит выравнивания напряжений в разрядных линиях, что необходимо для того, чтобы при включении усилителя считывания не было бы ошибочного измерения напряжения на раз рядных линиях, что могло бы привести к неправильным выходным данным. Затем уст ройство заряда разрядных линий отключается, и на дешифраторы строк и столбцов пода ется сигнал снятия блокировки их работы по входу, вследствие чего двоичные коды адре сов, подаваемые на входы дешифраторов, будут преобразованы в высокие уровни на ли ниях столбца и строки матрицы ячеек.

Это приведет к подключению разрядных линий ячейки памяти к общим разрядным ли ниям, в результате чего уровни на входах усилителя считывания начнут изменяться. Од новременно с подключением разрядных шин на вход усилителя считывания подается сиг нал SE, который преобразует дифференциальный сигнал в однополярный. Таким образом, наличие усилителя считывания позволяет повысить скорость считывания информации из памяти. Последним этапом в этом процессе является снятие высокоимпедансного состоя ния с выходного буфера, то есть появление считанной информации на выходе СОЗУ.

Рис.1.1.3. Схема электрическая принципиальная усилителя считывания (слева) и блока установления и вы равнивания напряжения в разрядных линиях (справа) Чтобы согласовать во времени сигналы, подаваемые на различные блоки СОЗУ, ис пользуется блок управления памятью, который обрабатывает входные сигналы выбора микросхемы CS (chip select - выбор кристалла) и сигналы управления чтением-записью WE и OE. Так при установлении на линиях WE и CS высокого уровня, блок управления памятью инициирует запись информации в ячейку памяти, адрес которой поступил на ад ресные входы X0…X2, Y0…Y2. А при установлении на входах OE и CS высокого уровня происходит считывание ранее записанной информации из ячейки памяти.

1.2. Анализ проектирования и работы ячейки памяти СОЗУ.

С каждым новым поколением высокопроизводительных систем доля площади кристал ла, занимаемая памятью, растет. Следовательно, полупроводниковые схемы хранения данных с высокой плотностью заполнения площади кристалла представляют существен ный интерес для их оптимизации, например, с целью уменьшения площади, увеличения помехоустойчивости и производительности.

Хранения информации может быть основано на использовании положительной обрат ной связи (ПОС) или емкостного накопления энергии. Современные полупроводниковые запоминающие устройства создаются на основе одного из указанных выше принципов. В цифровой схемотехнике построенные таким образом устройства представляют собой либо триггеры, либо регистры. Примером сказанного может служить D-триггер – устройство, удерживающее на выходе поступившую ранее на вход информацию до прихода вместе с тактовым сигналом другого значения. Однако его использование для хранения информа ции требует большей площади кристалла (D-триггер, реализованный на базе схемотехни ки КМОП, содержит 24 транзисторов)[5], что соответственно уменьшает возможный объ ем памяти, а также приводит к снижению ее быстродействия вследствие увеличения дли ны, а, следовательно, и емкости шин данных и тактирования.

Для решения данной проблемы в схемах СОЗУ используют специальную ячейку памя ти, состоящую из шести транзисторов[4] (рис.1.2.1). Схемотехнически она похожа на RS триггер, однако вместо двухвходовых элементов И-НЕ (ИЛИ-НЕ) в ней используются ин верторы, включенные по схеме с ПОС.

Ячейка памяти статического оперативного запоминающего устройства содержит:

инверторы, построенные на МОП-транзисторах M1-M6 и M2-M5;

ключи выборки на транзисторах M3 и M4;

Для доступа к ячейке памяти используется линия WL, высокий уровень на которой от крывает n-канальные МОП-транзисторы M3 и M4. Выходы инверторов через ключи свя заны с разрядными линиями записи-считывания BL и NBL, по которым в режимах чтения и записи считывается или записывается информация. Наличие двуполярного сигнала не обязательно, но, как будет показано далее, такой подход позволяет увеличить скорость считывания информации из ячейки памяти и повысить запас ее помехоустойчивости.

Рис.1.2.1. Принципиальная электрическая схема ячейки СОЗУ Чтобы обеспечить максимальный объем СОЗУ необходимо добиться минимальных размеров ячейки. Но при этом нельзя снижать ее функциональную надежность, выража ющуюся в возможности ошибочной записи и считывания информации. Размер составля ющих ее транзисторов можно определить из следующих рассуждений.

Операция чтения. Предположим, что инвертор M2-M5 хранит значение лог. 1, а раз рядные линии были заряжены до уровня VDD – напряжения питания. Тогда в ходе опера ции чтения информация, хранящаяся в ячейке, передается в разрядные линии таким обра зом, что при открытии транзисторов M3-M4 линия BL сохранит напряжения VDD, а линия NBL разрядится через транзисторы M4-M1. При этом чтобы не произошло случайной за писи в ячейку значения лог. 0, необходимо правильно выбрать размеры транзисторов M и M1. Так изначально при нарастании сигнала WL значение напряжения V на промежу точном узле между двумя n-канальными МОП-транзисторами M1 и M4 может подняться выше порога переключения транзисторов противоположного «плеча» ячейки, что приве дет к изменению хранящейся в ней информации. Для того чтобы этого избежать, необхо димо чтобы у транзистора M4 сопротивление канала было выше, чем у транзистора M1.

Известно, что соотношение, связывающее ток стока I D c напряжениями сток-исток VDS и затвор-исток VGS полевого транзистора, имеет вид [4]:

W VDS I D VGS,VDS Cox VGS VT VDS L где VT – пороговое напряжение МОП-транзистора, – подвижность носителей, Cox – ем кость подзатворного диэлектрика, а L и W – длина и ширина канала транзистора.

Так как ток, протекающий через канал транзистора M4, приблизительно равен току, протекающему через канал транзистора M1 при указанных выше условиях чтения инфор мации из ячейки, то:

I D, M 4 VDD V,VDSAT I D, M1 VDD, V где VDSAT – напряжение насыщения МОП транзистора, а V – максимально допустимое значение пульсаций напряжения. Или иначе:

W4 V2 W V VDD V VT VDSAT DSAT 1 VDD VT V L4 2 L1 Решив это уравнение относительно значения пульсаций напряжения V, найдем усло вие, определяющее соотношения между размерами МОП-транзисторов ячейки памяти VDSAT CR VDD VT VDSAT 1 CR CR 2 VDD VT V (1.1) CR W1 L где CR – характеристический коэффициент ячейки. В качестве иллюстрации на W4 L рис.1.2.2 показана зависимость напряжения пульсаций от коэффициента CR для n канальных МОП-транзисторов, работающих при напряжении питания VDD 2,5 В и име ющих следующие параметры: VDSAT 0, 7 В, VT 0, 4 В, L1 L4 0, 25 мкм. Из графика, видно, что для того чтобы обеспечить надежную работу ячейки памяти ( V VT 0, 4 В ) характеристический коэффициент CR 1, 25.То есть ширина канала транзистора M должна быть больше ширины канала транзистора M4 в 1,25 раза.

Операция записи. Для определенности предположим, что в ячейке памяти записано значение лог. 1, следовательно, инвертор, состоящий из транзисторов M5 и M2, хранит соответствующее значение. Тогда для записи в ячейку лог. 0 необходимо перевести ли нию BL в низкое состояние, а линию NBL – в высокое. Из-за условия, налагаемого на раз меры транзисторов из соображений правильности функционирования при чтении, напря жение на стоке транзистора M1 не может быть выше VT (см. операцию чтения).

Рис.1.2.2. Зависимость напряжения пульсаций от характеристического коэффициента ячейки (слева) и зави симость напряжение на стоке транзистора M2 от коэффициента нагрузки ячейки (справа) Следовательно, новое значение в ячейку необходимо записывать через транзистор М3.

Надежная запись данных будет гарантирована, если напряжение на стоке транзистора M во время всей операции записи будет ниже порогового напряжения транзистора M1. Ис ходя из соображений аналогичных операции «чтение», для того чтобы определить разме ры транзисторов запишем следующее уравнение:

W3 VQ2 W5 VDSATp VDD VTn VQ p n VDD VTp VDSATp, L3 2 L5 где VQ – напряжение на стоке транзистора M2. Тогда требуемое напряжение равно:

p VDSATp VDD VTn VQ VDD VTn 2 PR VDD VTp VDSATp (1.2) n W5 L где PR – коэффициент нагрузки ячейки.

W3 L 1.3. Выводы.

В данном разделе был представлен подробный анализ взаимодействия блоков статиче ского оперативного запоминающего устройства на примере структурной схемы с блоком памяти, который содержит 64 бита (ячейки). Малый объем блока памяти для анализа был взят лишь потому, что для проектирования ячейки ОЗУ необходимы знания, того как наилучшим образом выполнить согласование ячейки с другими функциональными блока ми ОЗУ. По результатам такого анализа видно, на какие элементы нагружены выходы ячейки, с какой целью необходима дифференциальная шина данных, а также другие зна чимые схемотехнические решения, принятые при проектировании памяти. Эти знания позволят спроектировать топологию ячейки, отвечающую максимальному быстродей ствию и минимальной площади – основные критерии оценки памяти.

Также еще одним немало важным критерием качества как всей памяти в целом, так и ее отдельной ячейки является надежность сохраненной информации, а именно – это вероят ность записи верных данных в выбранную ячейку памяти, а также вероятность отсутствия затирания информации при считывании из ячейки памяти. С целью обеспечения высокой надежности проектируемой ячейки был проведен анализ, позволяющий рассчитать топо логические размеры транзисторов ячейки СОЗУ, и далее разработать по этим размерам непосредственно топологию ячейки статической памяти.

В результате анализа было получено, что для топологии ячейки статической памяти не справедливо правило, применяемое при проектировании логических схем для технологии КМОП – ширина p-канального транзистора (PMOS) в 1,5-2 раза больше ширины n канального транзистора (NMOS) [10]. Вместо этого применяются соотношения, которые получаются по расчетным формулам, приведенным в данной главе. Результат расчета в первую очередь зависит от электрических параметров транзисторов, которые получают с использование тестовых блоков, обычно помещаемых в нерабочей зоне кристалла (скрай берных дорожках). По измерениям формируются SPICE-параметры (электрические пара метры модели МОП-транзисторов), далее по этим параметров возможно моделирование и определение необходимых для расчета размеров значений параметров.

В итоге в данном разделе был представлен подробный анализ особенности про ектирования топологических элементов статической ячейки памяти и ее сопряжения с блоками ОЗУ. В результате чего становится возможным определение размеров транзисто ров ячейки позволяющих получить ячейку памяти, удовлетворяющую следующим основ ным свойствам:

– Увеличение быстродействия;

– Минимизация площади ячейки;

– Увеличение надежности ячейки;

Однако, кроме особенностей топологического проектирования необходимо знание тех нологического процесса, и операций наиболее критичных к уменьшению размеров, а так же методов позволяющих преодолеть ограничения уменьшения размеров элементов.

2. ТЕХНОЛОГИЯ ИЗГОТОВЛЕНИЯ СУБМИКРОННЫХ КМОП СБИС 2.1. Анализ технологических процессов производства КМОП СБИС и эффектов, свя занных с уменьшением базовых логических элементов до субмикронных размеров.

СБИС на основе КМОП завоевали и удерживают ведущее положение на мировом рын ке микроэлектронных изделий. Большинство современных СБИС производятся по техно логии КМОП. Это вызвано тем, что МОП элементы имеют малое энергопотребление в статическом режиме работы, это позволяет уменьшить потребляемую мощность, кроме того при использовании МОП элементов имеется возможность разработки СБИС с высо кой помехоустойчивостью. Также относительная простота схемной реализации, дает воз можность снижения времени проектирования КМОП устройств, повысить качество ко нечной продукции и получить высокий процент выхода годных кристаллов с пластины.

Технологический процесс производства современных КМОП схем содержит большое число этапов, которые включают операции литографии, травления, окисления, нанесения, ионной имплантации и планаризации (выравнивания поверхности). Эти этапы часто по вторяются во время всего цикла изготовления, а их общее число может достигать не скольких сотен. Для большинства процессов используются маски с целью определения мест на пластине, которые будут обработаны в определенной операции. Число шаблонов, необходимое для изготовления современной СБИС, достигает нескольких десятков штук.

Различие между технологиями производства ИМС в основном характеризуются следую щими особенностями[9]:

– минимальным размеров топологического элемента;

– толщиной подзатворного окисла;

– числом слоев металлизации;

– типом проводимости материала пластины, а также технологией, по которой была по лучена пластина (эпитаксиально-наращенный слой или SOI-технология);

– материалом затвора транзисторов;

– методом изоляции транзисторов: LOCOS или STI процесс.

Переход к субмикронным размерам является важной технологической задачей, в ре зультате чего значительно снижаются размеры кристалла, и повышается быстродействие получаемых КМОП СБИС. Однако уменьшение длины канала и толщины подзатворного диэлектрика приводит к тому, что появляются ограничивающие факторы и короткока нальные эффекты, такие как:

– эффект смыкания p-n-переходов;

– туннелирование носителей заряда через тонкий диэлектрик затвора;

– высокая плотность поверхностных состояний на границе раздела полупроводник диэлектрик;

– накопление заряда в диэлектрике в результате проникновения горячих электронов и захвата их ловушками на границе раздела.

При длинах каналов менее 200 нм существенное влияние на характеристики МОП транзисторов оказывают эффекты ударной ионизации, баллистического пролета, насыще ния дрейфовой скорости и др.

Снижение порогового напряжения при сокращении длины канала служит индикатором проявления короткоканальных эффектов при разработке новых технологий и одновремен но является существенным препятствием на пути сокращения размеров транзисторных структур.

Для борьбы с эффектами короткого канала используется изменение профиля легирую щей примеси как в горизонтальном, так и в вертикальном направлениях. В горизонталь ном направлении (вдоль канала) формируют “ореол” вокруг слаболегированных областей (LD) истока и стока (рис.2.1.1), выполняют ионную имплантацию в кармашки.

В вертикальном направлении создают неоднородное (ретроградное) распределение примеси, экстремально мелкие области истока и стока. Для создания разделения между слоями металлов применяют новые материалы (low-k) с меньшей, чем у оксида кремния, диэлектрической проницаемостью, также для формирования затвор используются специ альные технологии (High-k Metal Gate).

Рис.2.1.1. Вертикальный разрез МОП-транзистора При производстве современных КМОП СБИС основным этапом технологического про цесса является литография – это процесс переноса топографической картины шаблона на поверхность полупроводниковой пластины. Именно процесс литографии определяет ми нимальный размер элементов на полупроводниковом кристалле, степень интеграции мик росхемы, все, что приводит к увеличению быстродействия при ее эксплуатации.

Из более чем четырехсот различных операций, выполняемых во время обработки крем невой пластины, более двадцати операций составляет литография, и при этом результат каждой операции литографии в значительной степени влияет на результат остальных этап производства ИМС и, следовательно, на процент выхода годных кристаллов. В настоящее время полупроводниковые приборы микроэлектроники создаются главным образом мето дом оптической проекционной литографии.

2.2. Исследование особенностей процессов субмикронной литографии.

Литография – это процесс, с помощью которого геометрические фигуры переносятся c шаблона на кремниевую пластину. Процесс литографии осуществляется с использованием фоточувствительных материалов, которые могут выполнять функцию маски – защитного слоя при последующей обработки полупроводниковой пластины. Это позволяет получать на поверхности пластины различные геометрические фигуры, то есть топологию слоев микросхемы. Литография состоит из шагов, показанных на рис.2.2.1.

Рис.2.2.1. Схема процесса литографии 1 – Нанесение резиста, 2 – Экспонирование резиста 3 – Проявление и травления окисла, 4 – Результирующая защитная маска При этом после каждого из шагов проводится термообработка, необходимая:

После первого этапа: для сушки фоторезиста, так как фоторезист представляет собой жидкий материал, который наносят в центрифуге.

После второго этапа: для удаления эффекта стоячих волн, возникающего из-за отраже ния падающих волн от пластины и последующему наложения падающей и отраженной волны (рис.2.2.2), что приводит к волнообразному профилю получаемой маски из фоторе зиста (рис.2.2.3).

Рис.2.2.2. Профиль фоторезиста получаемый в Рис.2.2.3. Возникновение стоячих волн в результате эффекта стоячих волн. фоторезисте.

Также для уменьшения эффекта стоячих волн на поверхность пластины наносят ан тиотражающее покрытие. На границу раздела фоторезист-подложка наносится специаль ной слой, имеющего толщину t=m·/4n (m-порядок, n-коэффициент преломления покры тия), который обеспечивает сдвиг фазы на полдлины волны.

Рис.2.2.4. Подавление эффекта стоячих волн при введении антиотражающего покрытия После третьего этапа: проводится с целью дубления проявленного фоторезиста.

Для производства ИМС используются система пошаговой мультипликации изображе ний (степпер) – данное устройство, применяется в промышленной литографии для экспо нирования рисунка в слое ФР путем проецирования изображения ФШ на поверхность ре зиста.

Для того чтобы получить высокое разрешение отображается только небольшая часть рисунка ФШ. Проекционные устройства печати, в которых изображение на шаблоне пе ремещается над поверхностью пластины, называют системами с непосредственным пере мещением по пластине или степперами. Изображение топологии или структуры уменьша ется и проецируется на поверхность пластины. После экспонирования одного элемента кристалла пластина сдвигается или перемещается на столике с интерферометрическим управлением по осям XY к следующему элементу одного кристалла, и процесс повторяет ся (рис.2.2.6).

Также в литографии используются и другие типы установок – сканеры. В таких уста новках экспонирование изображение происходит через узкую щелевую диафрагму (рис.2.2.5) по одной из осей, при этом движение придается столу с пластиной и фотошаб лону. Из-за этого в сканерах требуется жесткая синхронизация скорости пластины и шаб лона, чтобы обеспечить необходимую точность перемещения.[7] Рис.2.2.5. Схема установки сканера Рис.2.2.6. Схема установки степпера Наиболее совершенным типом установок для литографии считаются установки типа сканер-степпер, совмещающей преимущества, как сканеров, так и степперов. Этот вид установок для получения изображения на пластине обеспечивает как в степпере пошаго вый переход от одной области сканирования (кадра) до другой области сканирования. При этом экспонирование изображения проводится не всего кадра, как это происходит в степ пера, а путем сканирования кадра через щелевую апертуру (рис.2.2.7).

Рис.2.2.7. Схема установки сканнера-степпера В типовой литографической установке освещение шаблона осуществляется по схеме Келера (рис.2.2.8). Поле, излучаемое источником, распространяется через осветительную оптическую систему, которая строит изображение источника в плоскости зрачка проекци онного объектива. Между осветительной системой и проекционным объективом помеша ется ФШ, на элементах которого проходящий свет претерпевает дифракцию. Диафраг мированное поле преобразуется проекционным объективом и на поверхности ФР образу ется "воздушное" изображение, а внутри слоя ФР – "скрытое" изображение[7].

Перед проецированием изображения на пластину проводится нанесение фоточувстви тельного материала – фоторезиста. Существует два типа ФР: позитивный и негативный.

Так при попадании света, длина волны которого находится в области чувствительности ФР, на позитивный ФР в светочувствительном материале происходит разрушения поли мерных связей и такие области ФР становятся растворимы в проявителе.

Рис.2.2.8. Схема установки пошаговой мультипликации В случае негативного резиста ситуация изменяется: изначально растворимый в прояви теле слой образует полимерные связи при попадании на него света, следовательно при проявлении негативного ФР останутся только засвеченные области. Резист содержит но волачную смолу, растворимость которой изменяется под действием кислот.

Ограничение проекционной литографии определяется длинной волны экспонирующего излучения, а также числовой апертурой оптической системы NA – параметр, опреде ляющий светосилу и разрешение объектива или линзы. NA n sin, где – макси мальный угол падения света, еще попадающего в линзу, n – показатель преломления лин зы. NA является одним из основных параметров, определяющих разрешение литографи ческой системы.

Минимальный разрешаемый размер, получаемый в результате проецирования изобра жения ФШ на пластину, ограничивается эффектами дифракции и также зависит от свойств используемого ФР. Минимальный прорабатываемый в процессах литографии размер определяется выражением (2.1), также известным как критерий Релея:

d k1, (2.1) NA где – k1 коэффициент, характеризующий технологические параметры процесса литогра фии, которые не относятся к параметрам проецирующих линз, то есть, например, такие параметры, как условия экспонирования, тип используемого ФР, а также параметры ис пользуемого ФШ.

Из формулы для разрешающей способности оптической литографии следует, что луч шее разрешение можно получить за счет увеличения числовой апертуры проекционной установки или перехода к источникам излучения с более короткой длиной волны.

Значение коэффициента k1 часто используется для определения качества различных литографических технологий. Обычная литография, в которой не используются какие либо дополнительные технологии улучшения качества резистивной маски, характеризует ся значения коэффициента k1 от 0,6 до 0,8. При нестандартной системе экспонирования совместно с фазосдвигающими ФШ значение коэффициента находится k1 до 0,45. Улуч шенная технология фазосдвигающих ФШ, такая как AAPSM (Alternating Aperture Phase Shift Mask) снижает k1 до 0,45.

Выражение (2.2) определяет глубину резкости (фокусировки Z ), и является второй формулой Релея:

, (2.2) Z k NA где Z – глубина фокусировки, – длина волны экспонирующего излучения, NA – чис ловая апертура проекционного объектива. Значение коэффициента k 2 зависит от типов фигур, которые присутствуют на ФШ.

Существует эмпирическое правило: при множестве различных фигур на ФШ k2 0,8.

Некоторые специфические типы фигур, такие как дифракционные решетки, с эквивалент ным размером линий и зазоров могут иметь гораздо более высокие значения k 2.

Проекционная печать позволяет полностью исключить изменение рисунка шаблона.

Изображение топологического рисунка шаблона проецируется на покрытую резистом кремниевую пластину, которая находится на расстоянии нескольких сантиметров от шаб лона.

После генерации изображения фотошаблона и его проверки шаблон доставляется на производство интегральных микросхем. При этом шаблон используется для формирова ния изображений с размерами порядка сотен и десятков нанометров. При такой точности даже попадание частицы с микронными размерами приведет к полной непригодности фо тошаблона. При автоматической или ручной перегрузке существует большая вероятность попадания на поверхность шаблона различных частиц. Другая опасность для шаблона это разряд статического электричества, который может возникнуть при перемещении шабло на оператором, даже небольшой импульс тока, проходящий через полоски хрома с мик ронными размерами, может вызвать уничтожение или расплавления части фотошаблона.

Однако наибольшую опасность для шаблонов представляют обычные частицы пыли.

Наиболее удачным методом решения данной проблемы (попадания загрязнений на по верхность шаблона) будет защита поверхности шаблона тонкой прозрачной пленкой называемой пеликлом (pellicle). Пеликл представляет собой пленку, из органического по лимера закрепленную на рамке, на высоте 4-10мм от поверхности фотошаблона. Рамка с пленкой полностью герметизирует рисунок фотошаблона, и таким образом частицы пыли ни каким образом не могут попасть на поверхность фотошаблона. Частицы же, которые оказываются на поверхности пленки – пеликла будут проецироваться так далеко от фо кальной плоскости, что будут просто не различимы для проекционной оптики (рис.2.2.9).

Так при высоте расположения пеликла над поверхностью шаблона 5мм, частицы разме ром 75мкм в диаметре будут вызывать «затемнение» изображения менее чем на 1% [7].

Рис.2.2.9. Схема защитной пленки ФШ - пеликла 1 – стеклянная пластина, 2 – опорная рама, 3 – защищенный от внешних загрязнений объем, 4 - маскирую щий слой, 5 – пылевые загрязнения, 6,7 – защитные пленки рабочей и не рабочей поверхностей (пеликл) Рассмотренные процессы литографии позволяют повысить качество получаемого изоб ражения (маски резиста), однако размеры меньшие длины волны света остаются недости жимы без использования специальных методов.

2.3. Анализ методов повышения разрешающей способности.

Для получения топологических элементов с меньшими, а также близкими линейными размерами к длине волны экспонирующего излучения (например, для i-line литографии – d 0, 25 мкм или d 0,35 мкм ) используются комплекс технологий позволяющий повы сить минимальный размер разрешаемого элемента (RET) (рис.2.3.1). Среди которых кор рекция оптического эффекта близости (Optical Proximity Correction), модификация про пускающей способности светлых участков маски (Mask Transmission Modification), при менение фазосдвигающих масок (Phase-Shifting Masks), применение внеосевых источни ков света (Off-Axis Illumination), применение фильтров поверхности зрачка (Pupil Plane Filtration) и др.

Рис.2.3.1. Методы повышения разрешающей способности (RET) Для начала рассмотрим методы, относящиеся непосредственно к модификации уста новки литографии. Для повышения разрешения возможна модификация формы источника излучения без уменьшения его длины волны, а именно смещения активной части источ ника с осей.

Внеосевое освещение OAI (рис.2.3.2) приводит к наклону оси пучка освещения по от ношению к оптической оси проекционной системы и тем самым как бы дает возможность сформировать разность фаз на соседних элементах изображения шаблонов с бинарной маской.

Рис.2.3.2. Принцип внеосевого освещения Величина этой разницы фаз будет зависеть от угла наклона оси и длины волны экспо нирующего излучения, а также определяться спецификой технологии, прежде всего шагом и размерами минимальных элементов. Различают несколько видов OAI (рис.2.3.3) – анну лярное и квадрупольное в двух вариантах: с вертикальным и горизонтальным полюсом и вариант с диагональными полюсами[3].

Рис.2.3.3. Осевой источник (справа) и внеосевые источники (слева) излучения Исходя из выше приведенного упрощенного, рассмотрения внеосевого освещения ста новится ясным, что оно должно быть оптимизировано с учетом параметров осветительной системы и специфики топологии экспонируемого слоя, что приводит к необходимости пе ренастройки осветительной системы степпера для различных видов технологического ри сунка.

Другим методом повышения разрешающей способности, в котором вводится дополни тельные элементы в установки литографии, является иммерсионная литография. Для того чтобы повысить разрешение изображения согласно закону проекционной литографии необходимо увеличивать числовую апертуру объектива. Это можно добиться с использо ванием иммерсионных жидкостей, которыми заполняют пространство между объективом и пластиной.

Так как числовая апертура объектива определяется по следующим выражением NA n sin( max ), где max -максимальный угол при котором лучи, падающий на линзы объектива собираются в фокусе, n-коэффициент преломления среды (рис.2.3.4).

При прохождении светом границы раздела объектив-воздух возможен такой угол, при котором наблюдается полное отражение падающих на границу раздела лучей.

Рис.2.3.4. Числовая апертура объектива В результате чего максимальный угол собирающихся в фокусе линзы лучей max будет уменьшен. Угол полного отражения определятся из закона отражения света от границы n sin( 2 ) раздела: 1, из приведенного выражения видно, что можно подобрать такую n2 sin(1 ) жидкость для заполнения пространства между объективом и пластиной, что угол полного отражения света будет значительно увеличен (рис.2.3.5) [7].

Рис.2.3.5. Схема иммерсионной литографии Кроме методов изменения установок литографии (изменение формы источников излу чения, совершенствования точности обработки поверхности линзы, введения жидкостей, повышающих апертуру) существуют методы, в которых модифицируется инструмент со здания изображения в процессах литографии – шаблон.

Покрытие PSM с сильным сдвигом (Hard-phases Shift Mask) наносится совместно с мас кой в слое хрома, покрытие или протравливание кварцевой подложки осуществляется че редующимся способом (alternating). Сильный сдвиг фазы в такой чередующейся структуре приводит к перекрытию областей рассеяния от элементов изображения и их взаимному гашению, что в свою очередь увеличивает контраст изображения на пластине.

Таким образом, с помощью таких шаблонов можно переносить проекционным спосо бом топологические элементы с размером меньше длины волны [3].

Рис.2.3.6. Фотошаблон с фазовым сдвигом Однако, кроме модификации фазы проходящего через шаблон света, используется ме тод, в котором проводится изменение (коррекция) топологии разработанной ИМС, такой метод получил название метод коррекции оптического эффекта близости. Данный метод выбран основным средством повышения разрешения и будет рассмотрен в следующей главе, как наиболее доступный метод получения субмикронных размеров элементов на полупроводниковой пластине.

2.4. Методы коррекции топологии КМОП СБИС при использовании технологии ее обработки по правилам (RBOPC, Rule-Based OPC).

Для повышения качества процесса литографии применяют различные методы. Одним из них сегодня является метод коррекции оптического эффекта близости (OPC). Его суть заключается в изменении геометрии шаблона таким образом, чтобы резистивная маска на пластине в наибольшей степени соответствовала спроектированной топологии. Чтобы это сделать, необходимо выяснить, как влияет на нее та или иная фигура коррекции. Имея набор таких данных, можно разработать правила расстановки фигур коррекции в тополо гии.

Основными фигурами, используемыми в методе коррекции оптического эффекта бли зости, являются: “Line end extension”, “Hammer head”, “Serif”, “SRAF”, “Bias” и “Anti Serif” (рис.2.4.1).

Рис.2.4.1. Топология фигур коррекции оптического эффекта близости Один из подходов к коррекции топологии шаблона состоит в его изменении по набору правил (Rule-based OPC), что позволяет обрабатывать топологию с достаточно высокой скоростью, так как при введении фигур коррекции не нужно литографическое моделиро вание. Время обработки в этом случае определяется только алгоритмом сценария, исполь зуемого для коррекции. Так при введении в сценарий «лишних» проверок размеров, время обработки топологии увеличивается. Термин «лишних» здесь употреблен в том смысле, что при “ручной” установке корректирующей фигуры лицом с недостаточной квалифика цией может быть принято ошибочное решение.

На рис.2.4.2 показан маршрут обработки топологии СБИС [11] с использованием пра вил обработки (OPC Rules). Имея исходную спроектированную топологию СБИС, разра ботчику правил OPC обработки необходимо предварительно провести анализ топологии.

С этой целью проводится моделирование всей топологии на слоях с критическими разме рами, после чего по заданным правилам поиска ошибок САПР находит участки тополо гии, в которых различия между исходной и промоделированной маски резиста выходят за границы заданных пределов. Далее проводится анализ базы данных полученных ошибок.

В результате чего становится возможным составление первого варианта обработки. Далее процесс повторяется итерационно до получения результата, который удовлетворяет необ ходимым ограничениям.

Рис.2.4.2. Маршрут обработки топологии Литографическое моделирование при таком подходе необходимо для верификации скорректированной топологии, которая состоит в получении дополнительного топологи ческого слоя, являющегося результатом моделирования, с дальнейшим извлечением из топологии списка цепей (net list). Далее возможно сравнение этого списка с аналогичным списком, полученным при схемотехническом проектировании СБИС. Кроме этого лито графическое моделирование нужно для составления таблиц правил. Однако в этом случае моделируется только часть топологии СБИС, а формы и размеры фигур коррекции подби раются только для конкретного участка топологии и зависят только от используемого тех нологического оборудования и материалов.

Расстановка фигур коррекции осуществляется после проектирования топологии СБИС, как правило, на слоях с минимальными проектными нормами (Critical Dimension Layers, CDL). Правила расстановки определяются с помощью сценария (скрипта), который разра батываются исходя из технологии, применяемой при производстве СБИС, то есть экспе риментальным или модельным путем.

На Рис.2.4.3 слева показан фрагмент топологии СБИС и рисунок резистивной маски без фигур коррекции. В центре – топология шаблона с введенными фигурами коррекции OPC.

Справа – резистивная маска после введения фигур коррекции: serif, bias и anti-serif. Вид но, что искажение рисунка резистивной маски существенно уменьшилось.

Рис.2.4.3. Применение фигур коррекции Rule-Based OPC Также стоит заметить, что все полупроводниковые фирмы, в том числе такие как Intel и AMD, при изготовлении ИМС с проектными нормами менее 130нм на операциях лито графии использовали степперы, в которых в качестве источника экспонирующего излуче ния использовался ArF-эксимерный лазер с длиной волны экспонирующего излучения 193нм, что соответствует области глубокого ультрафиолета (DUV). Таким образом, отно шение длины волны экспонирующего излучения к минимальной проектной норме в этом случае составляло составляло 1,48 и более, что потребовало при производстве таких СБИС использовать шаблоны с фигурами коррекции оптического эффекта близости и введения Rule-based.

В случае минимальной проектной нормы 0,35 мкм, и использования на операции лито графии степпера с источником экспонирующего излучения на i-линии ртути ( = 365нм) данный коэффициент составляет значение, незначительно превышающее единицу, однако при переходе на меньшие проектные нормы, например 0,25 мкм) этот коэффициент уже становится равным 1,46, что мало отличается от случая с длиной волны 193нм и проект ных норм 130нм.

В итоге приведенных рассуждений можно сделать вывод о том, что при минимальных размерах элементов 350нм необходима незначительная коррекция оптического эффекта, как будет показано далее, данная корректировка топологии, в основном, относится к ис правлению эффекта укорачивания проводников со стороны открытого конца с помощью элементов serif, hammerhead или удлинению проводника. Но уменьшение проектных норм до 250нм, что уменьшит занимаемую ячейкой памяти площадь в 2 раза, приведет уже к значительному увеличению искажений и, следовательно, в таком случае требуется обяза тельное использование Rule-Based OPC.

Далее будут рассмотрены основные принципы к подходу проектирования правил обра ботки топологии СБИС для языка SVRF, которые позволят исключить влияние, как и ис кажений для 350нм, так и для 250нм проектных норм.

2.5. Обзор основных команд языка стандартного формата правил обработки (SVRF, Standard Verification Rule Format), применяемого для выполнения задач кор рекции топологии.

Обработка OPC топологии СБИС выполняется по средствам скриптов (сценариев), ко торые хранят команды указывающие средству (MG Calibre DRC) обработки, каким имен но образом изменять входную топологию микросхемы [11]. При этом последовательность обработки определяется по средствам входных и выходных данных команд, а не последо вательностью задания команд в скрипте. То есть, если в команде command1 (лист.2.5.1) входными данными являются data0, которые, в свою очередь, являются выходными для команды command0, а первой командой на обработку в скрипте указана command1, то первой будет выполнена command0.

Лист.2.5.1. Последовательность обработки команд в языке SVRF data1 = command1 data0 //Выполняется 2-м data0 = command0 InData //Выполняется 1-м Топология микросхемы при OPC-обработке является входными данными для самого скрипта, при этом данным о топологии должны храниться в формате GDSII или OASIS – и эта информация, по сути, являются базой данных. Сам процесс работы скрипта можно сравнить с работой с БД, где основными этапами являются: получения выборки данных из базы с помощью запросов, дальнейшая их обработка и модификация исходных данных.

Также возможно, что при запросе к БД данные будут получены только для просмотра без дальнейшей их модификации, в случае SVRF-скрипта такой вариант работы также возмо жен, однако он используется для проверки правил проектирования, при котором выбира ются элементы топологии, не удовлетворяющие заданным правилам.

Рис.2.5.1. Последовательно работы SVRF-скрипта При проектировании СБИС топологию разбивается на определенное число слоев, большинство, из которых соответствует технологическим слоям, таким как области леги рования стоков и истоков, слоев трассировки поликремния, металлизации и т.д. Однако при проектировании вводятся вспомогательные слои необходимые, например, для про верки правил проектирования (места исключающие проверку правил, маркировка истоков транзисторов для КНИ-процессов). При OPC обработке, также вводятся дополнительные слои, причем различают слои: которые далее будут выведены в файл и слои, которые хра нят данные во время выполнения сценария обработки. Таким образом, OPC-слой пред ставляется собой временное хранилище данных (координаты топологических элементов), при этом обработка данных на одном из OPC-слоев означает, что данные на любом дру гом слое не будут изменены и не повлияют на результат команд запроса (при условии, что они сами не являются входными данными).

Команды OPC-обработки можно разделить на следующие виды:

Команды запроса (Layer selector) – идентификации или выбор определенной части то пологических элементов среди всего множества элементов присутствующих на входном слое запроса. Классификация проводится на основе физических характеристик, таких как расстояние до ближайшего элемента топологии, ширины элемента, перекрытии элементов одного слоя с элементами из другого. Кроме этого может быть выполнена классификация элементов на основании их топологии: «выпуклые углы», «вогнутые углы», jog (ступень ка) – небольшой выступ (приблизительно равный одному шагу сетки проектирования).

Описанные элементы топологии приведены на рис.2.5.3.

Примеры команды запроса может быть: выбор всех элементов топологии имеющих форму квадрата со стороной равной 4,0 мкм и находящихся в слое переходных отверстий.

В результате любого запроса (выборки) язык SVRF позволяет получить следующие элементы топологии (рис.2.5.2): многоугольники (polygons), либо элементы топологии – границы (edges). При этом далее границы в результате модификации могут быть преобра зованы в многоугольники или перемещены на некоторое расстояние, что позволит скор ректировать данные участки топологии.

При дальнейшей обработке границы могут быть использованы для изменения ширины проводников или проверки расстояний до ближайших границ. Многоугольники в OPC в основном выступают в качестве производных от границ, то есть как результат вытягива ния отрезка в перпендикулярном к нему направлении. Что, как было сказано выше, уже является фигурами коррекции. Также многоугольник можно использовать для маркировки определенных областей кристалла – например, области запрета OPC. Это легко осуще ствить при помощи стандартных логических операций над множествами (которые явля ются доступными в SVRF и других языках верификации).

Рис.2.5.3. Примеры топологических элементов Рис.2.5.2. Топологические элементы, получаемые в результате выборки Команды модификации (Layer constructor) – команды изменяющие данные, которые находятся на входном слое в соответствии с функцией команды. К такому виду команд могут быть отнесены команды логических операций: OR, AND, NOT – объединение двух слоев, пересечение двух слоев и вычитания одного слоя из другого. Также это команды преобразование границ в многоугольник, в частности в прямоугольник.

Любое правило OPC обработки состоит из трех основных шагов (рис.2.5.4): определе ние и классификация границ, корректирование заданных границ и совмещение внесенных изменений в исходную топологию.

Рис.2.5.4. Последовательность операций OPC правил.

Области топологии, для которых в субволновом диапазоне (длина волны источника экспонирующего излучения больше размеров элементов) всегда требуется проведение OPC – это области открытого конца затворов транзисторов. Данные элементы располага ются в слое трассировки поликремния (далее Poly). К таким элементам с целью получения маски резиста повторяющей спроектированную топологию применяют элементы коррек ции serif, пример которых показан на рис.2.4.3. Чтобы получить элементы serif необхо димо установить места расположения элементов коррекции, так как такие элементы кор рекции располагаются в углах, то, следовательно, необходима команда выбора углов.

Выбор углов осуществляется с помощью следующих двух способов:

Первый способ: Любой верификационный язык имеет команды проверки расстояния между двумя границами. При этом расстояния может измеряться как в направлении от многоугольника, которому принадлежит граница, так и в направлении внутренней части многоугольника (рис.2.5.5).

Рис.2.5.5. Проверка расстояний между границами:

от многоугольника (слева), во внутреннюю часть многоугольника (справа) Проверка между интервалами проводится в области лежащей не только напротив гра ницы, но и в области представляющей сектор (четверть) круга в сторону от границы (рис.2.5.6), так называемый Euclidean-регион проверки. Таким образом, объект, попавший в регион проверки, будет считаться удовлетворяющим запросу, и скопирован в выходной слой команды.

Рис.2.5.6. Регион проверки расстояния между объектами.

Следовательно, чтобы получить в результате выборки, пересекающиеся в выпуклой ча сти границы с расстоянием S от точки пересечения необходимо выбирать не параллель ные грани, а грани лежащие перпендикулярно друг другу, при этом область проверки должна отсыпать на расстояние S от грани и проводиться во внутреннюю часть много угольника (рис.2.5.7).

Рис.2.5.7. Выбор «выпуклого угла»

Таким образом, команды выборки описанных элементов топологии выглядит следую щим образом:

Лист.2.5.2. Команда выбора «выпуклых углов»

INTERNAL [inLayer] = Size ABUT == 90 INTERSECTING ONLY В команде, представленной на лист.2.5.2, входными данными является слой inlayer, ограничением Size. Ключ ABUT==90 разворачивает регион проверки на 90, а ключ INTERSECTING ONLY определяет, что в результате команды останутся только пересе кающиеся границы. Такой фильтр необходим, если в предыдущих запросах часть границ пересекается, а часть – нет, что позволяет более гибко выбрать требуемые границы. Дан ная команда возвращает результат – границы, а не многоугольники.

Для того, чтобы в результате проверок были получены границы, лежащие внутри за данного ограничения входной слой взят в квадратные скобки. Для того чтобы результатом проверки были границы лежащие вне заданных ограничений входной слой должен быть взят в круглые скобки.

Недостатком такого подхода к выбору границ является, то, что границы, чей размер меньше заданного условия также будут входить в результирующий слой. Если же устано вить регион проверки точно равный заданному значению, вместо условия «меньше либо равно», как это показано в примере, то, скорее всего результатом будет пустой слой, так как маловероятно, что найдутся границы многоугольников, длина которых точно равна заданному значению.

Таким образом, без дополнительных действий (проверок) такая корректировка тополо гии внесет большие погрешности при обработке топологии, так как выбираются элементы топологии типа jog. Хотя на таких элементах коррекция элементами serif не нужна. Также jog’ом можно принять и переход трассы в площадку для переходного окна, где также су ществуют не большие выступы (рис.2.5.8).

Рис.2.5.8. Элемент топологии, для которых не требуются элементы serif Это можно исправить, введя дополнительные команды выборки, что соответственно, увеличит время обработки. Пример такого запроса представлен на лист.2.5.3.

Лист.2.5.3. Пример фильтрации элементов jog Result1 = INTERNAL [inLayer] = jog ABUT == 90 INTERSECTING ONLY Result2 = LENGTH Result1 == jog Result3 = INTERNAL [Result2] = Size ABUT == 90 INTERSECTING ONLY В лист.2.5.3 входной слой: inLayer, размер ступеньки (или jog’a) равен jog, а размер элемента serif пересекающийся с исходной топологией – Size. Первая команда отбирает в слой Result1 все границы, которые пересекаются под углом 90, с длиной равной или меньшей, чем значение jog. Однако, как уже было сказано, если длина пересекающихся граней больше, чем заданная в ограничении, то в результате будут получены границы с длиной равной верхней границе ограничения, то есть jog. Если же, длина границы мень ше, чем значение jog, то будет выбрана вся граница. В результате выполнения второй ко манды в слое Result2 будут получены границы из слоя Result1 длина, которых строго рав на указанному значению – jog. Это позволит отфильтровать все границы с длиной мень шей jog. Таким образом, могут остаться не пересекающиеся границы. Последняя команда выполняет фильтрацию не пересекающихся границ и определяет размер будущих элемен тов serif.

Второй способ: Хотя при проектных нормах меньших длины волны экспонирующего излучения сильные искажения претерпевает вся маска резиста при процессах литографии, наиболее критичными областями являются открытые концы поликремневых шин. Пре терпевая сильное укорачивание, шина может замкнуть накоротко области стока и истока МОП-транзистора пример такого случая показан на рис.2.5.9.

Рис.2.5.9. Замыкание стока и истока МОП-транзистора Для того чтобы избежать указанной ситуации часто применяется удлинение (на маске) проводника поликремния, но это ведет к необходимости увеличения зазора между примы кающими рядом проводниками.

При использовании фигур serif данный зазор можно существенно уменьшить. Следова тельно, возникает актуальная задача установки элементов serif именно на открытые концы проводников поликремния в зависимости от расстояния до ближайшего элемента тополо гии слоя поликремния и от ширины самого проводника.

Данная задача может быть решена с использованием следующей команды, позволяю щей выбрать границы на конце проводника (лист.2.5.4):

Лист.2.5.4. Команды выбора открытого конца проводника outLineEnd = CONVEX EDGE inLayer ANGLE1 == ANGLE2 == LENGTH1 JogSize LENGTH2 JogSize WITH LENGTH == LineWidth Пояснения к параметрам команды даны на рис.2.5.10. В данной команде размер сту пеньки задается как один из параметров, но с помощью запроса CONVEX EDGE возмо жен только выбор открытых концов проводников.

Рис.2.5.10. Параметры команды CONVEX EDGE После того, как проведено разделение по ширинам проводников, необходимо провести разделение по расстояниям между выбранными границами. Такой запрос выполняется од ной командой с несколькими параметрами, которая имеет вид, показанный в лист.2.5.5:

Лист.2.5.5. Проверка расстояний между элементами топологии outLayer = EXTERNAL SPACE inLayer [inLineEnd] = SpaceLow SpaceUp В команду передаются два слоя: первый слой многоугольников (проводников) и второй слой границ (открытых концов проводников). Первый слой необходим для того, чтобы определить, где находится внешняя часть многоугольника, второй, указывает на то, что выборка осуществляется из ранее сформированного слоя границ inLineEnd.

В результате получаем двумерное пространство, состоящее из ширины проводника и расстояния до ближайшего проводника со стороны его открытого конца. Это позволяет построить матрицу элементами, которой являются параметры устанавливаемых фигур serif. По полученной матрице можно провести обработку всех возможных вариантов то пологии. Однако, такой подход возможен только для одиночных топологических струк тур. Для лучшей коррекции топологии необходимо ввести третье измерение в указанную матрицу и провести разделение границ на элементы, которые принадлежат одиночным и плотноупакованным структурам. Двумерный пример показан на табл.2.5.1.

Табл.2.5.1. Таблица параметров фигур типа Serif Ширина (мкм) 0,35 0,5 0, Расстояние (мкм) 0,45-0,65 (0,11 ;

0,00) - 0,65-0,90 (0,13 ;

0,01) (0,12 ;

0,00) 0,90-1,00 (0,15 ;

0,02) (0,13 ;

0,01) 1,00 (0,18 ;

0,03) (0,14 ;

0,01) (0,18 ;

0,01) Фигура serif определяется двумя параметрами: размером стороны квадрата и сдвигом относительно центра фигуры serif от угла элемента топологии (рис.2.5.11). Фигура кор рекции serif получается из выбранных границ набором команд представленном на лист.2.5.6:

Лист.2.5.6. Формирование фигур коррекции Serif VARIABLE A S/2+O VARIABLE B S/2-O SerifPos = EXPAND EDGE inSerifEdges OUTSIDE BY A INSIDE BY B EXTEND BY A SerifNeg = EXPAND EDGE SerifEdges Первые две команды представленного кода задают значения переменным, которые необходимы для формирования фигур serif. Формулы для расчета очевидны, если обра титься к рис.2.5.11.

Рис.2.5.11. Расчет параметров элемента Serif При дальнейших действиях создаются два прямоугольника из выделенной толстым на рис.2.5.11 границы. Первый прямоугольник формируется следующим образом: расширить границы из слоя inSerifEdges в сторону от корректируемого прямоугольника и перпенди кулярно границе на А, во внутрь топологии на В и в сторону от корректируемого прямо угольника вдоль границы на А. Соответствующим образом формируется и второй прямо угольник. Далее проводиться логическое вычитание малого прямоугольника (2-го) из большего (см. рис.2.5.12).

Рис.2.5.12. Формирование элемента Serif Кроме укорачивания проводников со стороны открытого конца, при субмикронных размерах, также возникает и уменьшение толщины проводника. Для снижения влияния этого эффекта шины на критических слоях искусственно расширяют (bias). Другой способ – это введение специальных линий размер, которых заведомо меньше размера минималь но разрешаемой линии (SRAF). Эти линии располагают возле проводников, таким обра зом расширяют область с интенсивность света выше порогового значения резиста. Однако SRAF используются только при большом расстоянии между проводниками (порядка од ного оптического радиуса). Так как матрица памяти представляет собой очень плотную структуру, то более правильным решением для корректировки ширины проводником бу дет применение структур коррекции типа bias.

Для того, чтобы сформировать структуру bias также, как и для структур serif, необхо дима таблица правил, в данном случае эта таблица представляет собой зависимость вели чины наращивания проводника от ширины проводника и расстояния до ближайшей структуры.

Для ячейки памяти СОЗУ наиболее важным является уменьшение длинны канала (ши рины затвора), из-за чего изменяется сопротивление канала, а соответственно и коэффи циенты PR и CR. Поэтому корректирование ширины проводников проведем только для областей затворов.

Поиск затворов транзисторов осуществляется при помощи пересечения активных обла стей транзисторов и слоя поликремния. Поиск проводников с определенной шириной осуществляется командой с помощью INTERNAL. Наращивание проводников проводится при помощи описанной ранее команды EXPAND EGDE. Таким образом, чтобы миними зировать эффект уменьшения длины канала необходимо:

1. Провести поиск областей пересечения поликремниевого слоя и слоя активной области транзисторов, в результате чего получим, области затворов транзисторов;

2. Выделить границы проводников с заданной шириной;

3. Выполнить сдвиг границы прямоугольников в сторону от темного участка на задан ную величину.

Описанная последовательность действий реализуется с помощью скрипта представлен ного в лист.2.5.7:

Лист.2.5.7. Формирование фигур коррекции Bias для областей Gate транзисторов //Поиск затворов транзисторов Gate = (inLayerPoly AND inLayerActive) NOT inNOPC //Поиск границ с определенной шириной проводника BiasWidth = INTERNAL [Gate] == valLineWidth OPPOSITE EXTENDED valLineWidth //Увеличение найденных границ до прямоугольника outBias = EXPAND EDGE BiasWidth Обобщенный алгоритм корректирования состоит из создания элементов serif на окон чаниях проводников и выполнении наращивания ширин затворов.

2.6. Выводы.

При рассмотрении и анализе технологических процессов связанных с производством КМОП ИМС было получено, что наиболее критичным из процессов, влияющим на все по следующие операции является технологические процессы литографии. Хотя при обработ ке полупроводниковой пластины и выполняется множество других операций, таких как плазмо-химическое травление, химико-механическая планаризация, ионная имплантация, отжиг и др., операция, определяющая получаемый размер (ширину) проводника является литография, так именно на этом этапе формируется маска, по которой будет проводиться травление, или легирование областей стока и истока. В итоге появилась необходимость в совершенствовании методов получения топологического рисунка с заданной точность, которые были рассмотрены в следующем разделе главы.

В результате анализа методов повышения разрешающей способности, очевидно, что большинство методов требуют либо, полного переоснащения фабрики по части процессов литографии (уменьшение длины волны, применение иммерсионной литографии), либо значительных затрат при производстве шаблонов, а также специальных средств для их проектирования – фазосдвигающие фотошаблоны. Был также рассмотрен метод позволя ющий в значительной степени сократить денежные затраты на его использование – метод коррекции оптического эффекта близости (OPC). Сокращение материальных затрат в ос новном связано с тем, что для данного метода необходима только САПР, когда для метода фазосдвигающих шаблонов, кроме САПР, необходимо гораздо большее увеличение затрат на их изготовление. В следствии выше изложенных соображений для уменьшения тополо гических размеров был выбран именно метод OPC, а для его практической реализации ис пользовалась САПР разработанная компанией Mentor Graphics – Calibre RET.

В следующем разделе проводился анализ используемой САПР. Выбранная для умень шения топологических размеров и искажений топологии САПР представляет программу, которая по заданной последовательности команд преобразует входную топологию в тре буемую для разработчика ИМС. Команды, которые может выполнить САПР являются:

выбор границ по заданным условиям, их модификацию и т.п. Это позволяет разработать скрипты (последовательность команд) модифицирующие требуемым образом шаблон (то пологию). Каким образом проводить коррекцию шаблона определяется с помощью лито графического САПР по результатам моделирования.

В итоге следует сделать вывод, что завершающим этапом проектирования топологии ячейки должно быть проведение корректирования оптической эффекта близости, а для того чтобы определить размеры элементов коррекции требуется проведение литографиче ского моделирования.

3. ПРОЕКТИРОВАНИЕ ЯЧЕЙКИ ПАМЯТИ СОЗУ Как правило, кэш-память (СОЗУ) является блоком наиболее требовательным к площа ди кристалла. Это является следствием того, что для получения быстродействия необхо димо применять элементы, в которых по возможности сведено к минимуму влияние реак тивных пассивных элементов – конденсаторов. Память, работающая на принципе переза ряда емкости, называется динамической и имеет малые размеры ячейки. Такой тип памяти в силу относительно малого быстродействия не подходит для реализации запоминающих элементов на одном кристалле вместе с вычислительными блоками.

Для получения требуемого быстродействия в схемотехнике КМОП используется ше ститранзисторная статическая ячейка памяти. Однако в силу ограничений возникающих при производстве на этапе проекционной литографии (область площади кристалла огра ничивается порядка 20х20мм), необходимо кроме высокого быстродействия, получить достаточно малые размеры запоминающего устройства, чтобы разместить на одном кри сталле с остальной схемой большие объемы памяти и при этом удовлетворить условия максимальной площади кристалла. Кроме этого при проведении любых вычислительных операций происходит постоянный доступ к памяти, то есть чтения и запись в определен ные ячейки. Если при указанных операциях произойдет сбой, и хотя бы в одной из ячеек будет записано неверное значение, результат вычислений будет также неверен, что может привести к выходу из строя вычислительных систем. Следовательно, возникает актуаль ная задача проектирования такой топологии ячейки, при которой будет достигнута тре буемая надежность при операциях чтения-записи.

3.1. Расчет геометрических параметров транзисторов ячейки памяти.

Первым этапом проектирования ячейки памяти является расчет ее геометрических па раметров по известным электрическим параметрам транзисторов для данной технологии.

В результате расчета будет определена геометрия транзисторов ячейки. Для 0,35мкм тех нологии электрические параметры транзисторов равны следующим значениям:

напряжение питания: Vdd 3,3В ;

напряжение насыщения N-канального транзистора: VDSATn 0,85В ;

напряжение насыщения P-канального транзистора: VDSATp 1, 2 В ;

пороговое напряжение N-канального транзистора: VTn 0,59 В ;

пороговое напряжение P-канального транзистора: VTp 0, 61В ;

Для 0,25мкм технологии стандартные значения электрических параметров транзисто ров равны следующим значениям:

напряжение питания: Vdd 2,5В ;

напряжение насыщения N-канального транзистора: VDSATn 0, 7 В ;

напряжение насыщения P-канального транзистора: VDSATp 1, 0 В ;

пороговое напряжение N-канального транзистора: VTn 0, 4 В ;

пороговое напряжение P-канального транзистора: VTp 0, 60 В ;

Для получения параметров транзисторов приведем следующую расчетную схему (рис.3.1.1). Данная схема справедлива для операции чтения информации из ячейки памя ти. На схеме красным показаны узлы, уровень в которых равен «лог.1». Применяя теорию, приведенную в главе 1, для показанной схемы можно определить соотношения размеров транзисторов M4 и M1. Данная схема будет использована как для расчета при технологии с проектными нормами 0,25мкм, так и при технологии с 0,35мкм проектными нормами.

Рис.3.1.1. Расчетная схема ячейки памяти при операции чтения Использую выражение (1.1) и представленную расчетную схему проведем расчет с це лью определения допустимых значений коэффициента CR. Результаты расчета в виде за висимости V f (CR) приведены на рис.3.1.2:

Рис.3.1.2. Зависимость напряжение V от коэффициента CR На представленном рисунке показан допустимый для надежной работы ячейки памяти диапазон изменения коэффициента CR для технологии 0,25мкм и 0,35мкм.

Аналогично составим расчетную схему (Рис.3.1.3) и проведем расчет для операции за писи в ячейку памяти:

Рис.3.1.3. Расчетная схема ячейки памяти при операции записи Для расчета коэффициента PR воспользуемся формулой (1.2) выражающую зависи мость напряжения в точке Q от коэффициента PR, в результате расчетов получим график, представленный на рис.3.1.4:

Рис.3.1.4. Напряжение в точке Q от коэффициента PR Таким образом, чтобы обеспечить надежность работы ячейки памяти статического ОЗУ, необходимы следующие соотношения значений параметров транзисторов ячейки памяти: W1 W4 и W5 1, 75 W3 – для 0,35мкм технологии, W1 1, 25 W4 и W5 1, 65 W3 – для 0,25мкм технологии.

Используя полученный диапазон значений для 0,25мкм-технологии примем следующие соотношения транзисторов: ширина каналом M5, M6, M3 и М4 равной 0,75мкм, ширина каналов М2 и М1 равной 1,35мкм.

3.2. Проектирование топологии ячейки памяти.

В результате топологического проектирования была получена топология ячейки памя ти, представленная на рис.3.2.1:

Рис.3.2.1. Топология 6-ти транзисторной ячейки памяти по технологии 0,25мкм КМОП на эпитаксиальных структурах (6,53мкм 8,18мкм = 53,34мкм2) Проектирование по рассчитанным размерам ячейки памяти для технологии 0,25мкм проводилось с использованием правил проектирования TSMC025 предоставляемые MOSIS.

При разработке использовались два слоя металлизации. Одним из важных факторов повлиявшим на увеличение площади ячейки памяти является ограничение на расположе ние переходных окон, которые в данной технологии не могут быть расположены «колод цем» - одно над другим.

Данная топология имеет существенный недостаток – шина доступа к элементу памяти выполнена в поликремневом слое, что значительно увеличивает ее сопротивление[10].

Для 0,35мкм технологии также для удовлетворения диапазона допустимых значений коэффициентов PR и CR были выбраны следующие размеры: ширина каналов транзисто ров М5, М6, М3 и М4 равной 1,0мкм, а ширина каналов транзисторов M2 и M1 равным 1,3мкм.

В результате проектирования была получена топология ячейки памяти, показанная на рис.3.2.2. При проектировании топологии были использованы два вида КНИ транзисторов, A-транзистор (М5, М6, М2, М1) и H-транзистор (M3, M4). А-транзисторы позволяют получить контакт к карману (телу транзистора) с помощью дополнительной имплантации, полярности противоположенной полярности самого канала. В H транзисторах используются специальные области для получения контакта к карману.

Рис.3.2.2. Топология 6-ти транзисторной ячейка памяти по технологии 0,35мкм КМОП на КНИ структурах (7,25мкм 9,25мкм = 67,05мкм2) По радиационной стойкости H-транзисторы имеют преимущество перед транзисторами A-типа, однако занимают гораздо больше места на кристалле. Кроме этого токи утечки H транзисторов значительно меньше, чем А-транзиторов, что является очень важным свой ством для применения в качестве проходных транзисторов. Все это и объясняет выбор H типа транзисторов в качестве проходных транзисторов доступа к ячейке, для транзисторов самой ячейки использованы транзисторы A-типа, с целью сокращения площади ячейки.

Для технологии 0,35мкм применены правила проектирования НИИСИ РАН на КНИ структурах. Использование КНИ-технологии позволяет повысить радиационную стой кость микросхем, но при этом увеличиваются размеры элементом топологии кристалла.

Преимуществом топологии приведенной на рис.3.2.2, перед топологией приведенной на рис.3.2.1 является шина доступа выполненная в слое металлизации, а в поликремние вом слое выполнен только затвор транзисторов доступа, а также уменьшение площади было возможным благодаря технологии «колодцев». Однако из-за сложной формы затво ров возможны искажения рисунка маски резиста поликремниевого слоя.

Рис.3.2.3. Модификация топологии ячейки памяти В работе были предприняты меры по уменьшению сложности топологического рисунка поликремния. Для этого p-канальные транзисторы M5 и M6 были развернуты на 90о гра дусов (Рис.3.2.3).

Описанные действия по изменению топологии позволили уменьшить сложность слоя поликремния, кроме этого снизилась площадь всей ячейки памяти (7,250мкм 8,400мкм = 60,09мкм2).

При формировании матрицы ячеек в топологии существуют области, которые могут быть наложены друг на друга с целью экономия места на кристалле. При повороте транзи сторов M5 и M6 возникает ситуация при которой не возможно наложить истоки этих транзисторов, это приводит к увеличению площади. В исходной топологии такое наложе ние возможно без внесения изменений в принципиальную схему (Рис.3.2.4).

Рис.3.2.4. Формирования матрицы СОЗУ из разработанных вариантов топологий ячеек памяти Таким образом, можно сделать вывод, что наиболее удачной с точки зрения занимае мой площади является топология с более сложной формой поликремневого слоя. Если рассматривать основным критерием не занимаемую площадь, а вероятность получения годной (рабочей ячейки), то более предпочтительным вариантом является топология с ме нее сложной формой затворов транзисторов.

3.3. Коррекция топологии ячейки памяти.

Для проведения анализа дальнейшего повышения степени интеграции памяти, было проведено масштабирование элементов памяти разработанных для 0,35мкм технологии до технологии 0,25мкм. И проведено литографическое моделирование полученных тополо гий ячеек памяти. Таким образом, было выявлено значительное искажение рисунка, при водящих к уходу параметров канала транзисторов, а также к уменьшению вылета затвора и повышению вероятности короткого замыкания областей стока и истока[10].

Рис.3.3.1. Моделирование топологии ячейки памяти Моделирование показало, что при переходе на проектные нормы 0,25мкм необходима коррекция шаблона критического слоя – слоя поликремния. При масштабировании коэф фициент PR, равный 0,91 для техпроцесса 0,35мкм без учета искажений, с учетом искаже ний увеличивается до 1,38, что снижает надежность функционирования ячейки памяти.



Pages:   || 2 |
 


 
2013 www.netess.ru - «Бесплатная библиотека авторефератов кандидатских и докторских диссертаций»

Материалы этого сайта размещены для ознакомления, все права принадлежат их авторам.
Если Вы не согласны с тем, что Ваш материал размещён на этом сайте, пожалуйста, напишите нам, мы в течении 1-2 рабочих дней удалим его.